Sistem Akuisisi Data untuk Deteksi Sinyal Radiasi Optik Transien
Sesuai dengan karakteristik latar belakang yang kuat dan target yang lemah dalam pendeteksian radiasi optik transien, makalah ini merancang skema akuisisi data dengan FPGA sebagai inti kontrol dan pemrosesan. Skema ini mengadopsi saluran filter ganda latar belakang dan sinyal, amplifikasi terkontrol program dua tingkat, yang secara efektif menjamin kualitas perolehan sinyal; pada saat yang sama, itu mengadopsi penyimpanan konversi frekuensi untuk sinyal target, yang sangat mengurangi persyaratan untuk penyimpanan dan transmisi data, dan memastikan proses akuisisi yang lebih konsisten. akurasi pengukuran.
1 Komposisi sistem dan prinsip kerja
Sistem akuisisi data secara kasar dapat dibagi menjadi tiga bagian: modul pra-pemrosesan, modul penyimpanan pengambilan sampel, dan modul kontrol FPGA. Modul pra-pemrosesan mencakup perangkat konversi fotolistrik, bank filter aktif, dan sirkuit amplifier yang dikontrol program. Diagram blok dari seluruh sistem ditunjukkan pada Gambar 1. Rangkaian konversi fotolistrik mengubah sinyal optik yang memasuki sistem menjadi sinyal arus melalui detektor, dan kemudian mengubahnya menjadi sinyal tegangan melalui penguat operasional transimpedansi. Sistem merancang dua saluran pemfilteran: latar belakang mengadopsi pemfilteran jalur rendah, dan sinyal mengadopsi pemfilteran jalur tinggi. Dalam keadaan awal, sakelar analog memilih saluran latar belakang secara default, dan amplifier yang dapat diprogram diatur ke mode latar belakang. Setelah sinyal latar diambil sampelnya oleh A/D, dikirim ke FPGA untuk perbandingan ambang batas. Ketika situasi yang lebih besar dari ambang terdeteksi, FPGA mengganti saluran sakelar analog, saluran filter high-pass dipilih, dan mode operasi amplifier yang dikendalikan program dipilih sebagai mode sinyal. Sesuai dengan karakteristik sinyal yang curam di awal dan lambat di akhir, FPGA mewujudkan pengumpulan dan penyimpanan data secara padat dan kemudian jarang melalui kontrol terkoordinasi A/D dan FIFO.
2. Perancangan Perangkat Keras Sistem Akuisisi Data
2.1 Sirkuit preprocessing tahap depan
Dalam rangkaian deteksi fotolistrik, fotodetektor berhubungan langsung dengan kualitas kinerja sistem. Untuk mengurangi pengaruh arus induksi yang disebabkan oleh radiasi elektromagnetik lingkungan, perangkat ini cocok untuk kemasan keramik. Selain itu, area fotosensitif detektor tidak boleh terlalu besar, jika tidak, parameter seperti arus gelap, kapasitansi sambungan, dan waktu naik akan meningkat, yang akan memengaruhi efek deteksi. Dalam desain, fotodioda silikon S2387 dari Perusahaan Hamamatsu Jepang digunakan. Detektor memiliki karakteristik sensitivitas tinggi, respons waktu cepat, dan rentang dinamis besar. Desain sirkuit mengadopsi mode bias nol, tidak ada arus gelap, kebisingan dioda terutama kebisingan termal yang dihasilkan oleh resistor shunt, dan memiliki presisi dan linearitas terbaik. Filter lolos tinggi dan rendah mengadopsi filter aktif, yang memiliki kecepatan respons cepat, efek harmonisa penyaringan yang baik, dan dapat mengkompensasi daya reaktif secara dinamis. Penguat yang dikendalikan program terdiri dari penguat operasional terintegrasi dan sakelar analog. Sakelar analog dikendalikan oleh FPGA, dan berbagai resistor dihubungkan ke terminal input penguat operasional untuk menyesuaikan penguatan.
2.2 Sirkuit penyimpanan sampel
Karena rentang dinamis dari sinyal target sangat besar (sekitar 80 dB), maka perlu untuk memilih ADC dengan rentang dinamis yang lebar untuk merealisasikan perolehan sinyal. Mengadopsi 14 b ADC untuk mengambil sampel sinyal dengan rentang dinamis yang amplitudonya bervariasi hingga 4 kali lipat dapat memenuhi persyaratan sensitivitas deteksi tinggi yang diperlukan oleh sistem. Namun, karena semua perangkat konversi A/D memiliki kesalahan presisi, penggunaan komponen konversi A/D presisi tinggi sebagai komponen konversi A/D presisi rendah dapat mengurangi kesalahan presisi. Desain ini menggunakan 16 bAD976A dari Perusahaan ADI. AD976A konsumsi daya rendah 16 b perkiraan berturut-turut A / D converter, kecepatan konversi 200 KSPS, dapat memilih catu daya referensi internal atau eksternal 2,5 V. AD976 memungkinkan 16 b untuk menghasilkan secara paralel pada satu waktu, dan dapat menghasilkan dalam bentuk dua 8 b. Untuk menghemat pin dalam desain, diadopsi dual 8 b output.
Untuk memastikan transmisi data yang akurat antara domain jam yang berbeda, cache data menggunakan FIFO asinkron. FIFO asinkron memiliki karakteristik kecepatan tinggi dan keandalan yang baik, dan dapat menghindari kesalahan pengambilan sampel data karena perbedaan fase antara jam yang berbeda. IDT7204 yang diadopsi dalam desain adalah chip cache memori dual-port 4 096 × 9 b CMOS dalam seri IDT72XX. Pointer baca dan tulis internal dibaca dan ditulis berdasarkan first-in first-out, dan jam tulis W dan jam baca R disediakan secara eksternal; bendera penuh () dan bendera kosong () mengontrol luapan data dan pembacaan kosong, dan menulis ketika memori simulasi penuh Ini dapat dengan mudah memperluas kedalaman kata dan panjang kata apa pun.
